Repozytorium publikacji - Politechnika Gdańska

W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć. Zbiór klastrów został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie, charakteryzujące się zmniejszeniem zapotrzebowania na moc, nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.

Autorzy

• dr inż. Władysław Szcześniak link otwiera się w nowej karcie ,
• prof. dr inż. Sławomir Kozieł link otwiera się w nowej karcie ,
• dr hab. inż. Waldemar Jendernalik link otwiera się w nowej karcie ,
• dr inż. Lech Hasse link otwiera się w nowej karcie ,
• Piotr Szcześniak link otwiera się w nowej karcie