Repozytorium publikacji - Politechnika Gdańska

W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo.

Autorzy

• dr inż. Miron Kłosowski link otwiera się w nowej karcie ,
• dr hab. inż. Bogdan Pankiewicz link otwiera się w nowej karcie ,
• dr hab. inż. Marek Wójcikowski link otwiera się w nowej karcie