Repozytorium publikacji - Politechnika Gdańska

W komunikacie przedstawiono konfigurowalny cyfrowyakcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologiiUMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane zinnymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontroląsystemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małąpowierzchnię rdzenia opisany akcelerator może łatwo zostaćzintegrowany z sensorem wizyjnym.

Autorzy

• dr inż. Miron Kłosowski link otwiera się w nowej karcie ,
• dr hab. inż. Bogdan Pankiewicz link otwiera się w nowej karcie ,
• dr hab. inż. Marek Wójcikowski link otwiera się w nowej karcie