Repozytorium publikacji - Politechnika Gdańska

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotnątransformacjęDCT oraz kwantyzacjęi dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Zostałon pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalnośćakceleratora została szczegółowo opisana w komunikacie. System testujący zostałzoptymalizowany do współpracy z programem x.264 pracującym pod kontroląsystemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małąpowierzchnięrdzenia opisany akcelerator może łatwo zostaćzintegrowany z sensorem wizyjnym.

Autorzy

• dr inż. Miron Kłosowski link otwiera się w nowej karcie ,
• dr hab. inż. Bogdan Pankiewicz link otwiera się w nowej karcie ,
• dr hab. inż. Marek Wójcikowski link otwiera się w nowej karcie