Szeregowanie zadań stosowane dla potrzeb redukcji poboru mocy cyfrowych układów CMOS prowadzi do problemów NP trudnych. Stąd też brakuje analitycznych algorytmów gwarantu-jących uzyskanie optymalnego rozwiązania w akceptowalnym czasie. Praca prezentuje porównanie jakości rozwiązań wyznaczonych heurystycznymi algorytmami szeregowania zadań stosowanych na etapie syntezy wysokiego poziomu cyfrowych układów CMOS, które zostały uzyskane dla wybranego zbioru przykładów testowych. Przedstawione porównanie dotyczy również czasów obliczeń dla wybranych algorytmów szeregowania zadań.
Authors
Additional information
- Category
- Publikacja w czasopiśmie
- Type
- artykuły w czasopismach recenzowanych i innych wydawnictwach ciągłych
- Language
- polski
- Publication year
- 2006
